Chanclas JK

<p>los Chanclas JK es el flip flop m谩s utilizado. Se considera que es un circuito flip-flop universal. El funcionamiento secuencial del flip-flop JK es el mismo que el del flip-flop RS con el mismo COLOCAR y REINICIAR aporte.

La diferencia es que JK Flip Flop no tiene los estados de entrada inv谩lidos del RS Latch (cuando S y R son ambos 1). El nombre JK Flip Flop se ha mantenido en el nombre del inventor del circuito conocido como Jack Kilby.

Lo b谩sico s铆mbolo del JK Flip Flop se muestra a continuaci贸n:

JK-FLIP-FLOP-FIG-1

El flip-flop RS de compuerta NAND b谩sico adolece de dos problemas principales.

  • En primer lugar, debe evitarse la condici贸n cuando S = 0 y R = 0.
  • En segundo lugar, si el estado de S o R cambia de estado mientras la entrada que est谩 habilitada es alta, no se produce la acci贸n de enclavamiento correcta.

Por lo tanto, para superar estos dos problemas del RS Flip-Flop, se dise帽贸 el JK Flip Flop.

El Flip Flop JK es b谩sicamente un flip flop RS con compuerta con la adici贸n del circuito de entrada de reloj. Cuando las entradas S y R son iguales a “1” l贸gico, se produce la condici贸n no v谩lida.

Por tanto, para evitar esta condici贸n inv谩lida, se introduce un circuito de reloj. El JK Flip Flop tiene cuatro combinaciones de entrada posibles debido a la adici贸n de la entrada sincronizada. Las cuatro entradas son 鈥1 l贸gico鈥, ‘0 l贸gico鈥. “Sin cambios” y “Alternar”.

los diagrama de circuito del JK Flip Flop se muestra en la siguiente figura:

JK-FLIP-FLOP-FIG-2

Las entradas S y R del biestable RS han sido reemplazadas por las dos entradas denominadas entrada J y K respectivamente.

Aqu铆 J = S y K = R. Las compuertas AND de dos entradas del flip-flop RS se reemplazan por las dos compuertas NAND de 3 entradas con la tercera entrada de cada compuerta conectada a las salidas en Q y 乾. Este acoplamiento cruzado del RS Flip-Flop se utiliza para producir una acci贸n de palanca. Como las dos entradas est谩n entrelazadas.

Si el circuito est谩 en la condici贸n “SET”, la entrada J es inhibida por el estado 0 de Q a trav茅s de la puerta NAND inferior. De manera similar, la entrada K est谩 inhibida por el estado 0 de Q a trav茅s de la puerta NAND superior en la condici贸n “RESET”.

Cuando tanto J como K est谩n en la l贸gica “1”, el JK Flip Flop cambia.

los Mesa de la verdad del JK Flip Flop se muestra a continuaci贸n.

J K Q 乾 Descripci贸n

Igual que para el pestillo RS0000Memoria Sin cambios
0001
0110Restablecer Q >> 0
0101
1001Establecer Q >> 1
1010
Palanca1101Palanca
1110

JK Flip Flop es similar al flip flop RS con la retroalimentaci贸n que habilita solo uno de sus terminales de entrada. Elimina la condici贸n inv谩lida que surge en el flip flop RS y coloca el terminal de entrada en condici贸n de configuraci贸n o restablecimiento de una en una.

Cuando las entradas J y K est谩n en “1” l贸gico al mismo tiempo y la entrada del reloj tiene un pulso ALTO, el circuito cambia de su estado SET a RESET o viceversa. Cuando ambos terminales est谩n en ALTO, el flip-flop JK act煤a como un flip-flop de palanca tipo T.

JK flip-flop tiene un inconveniente de problema de tiempo conocido como “RAZA”. La condici贸n de RACE surge si la salida Q cambia su estado antes de que el pulso de temporizaci贸n de la entrada de reloj tenga tiempo de pasar al estado APAGADO.

El per铆odo del impulso de temporizaci贸n (T) debe mantenerse lo m谩s corto posible para evitar el problema de la temporizaci贸n.

Esta condici贸n no siempre es posible, por lo tanto, un flip-flop muy mejorado llamado Chanclas Master Salve JK fue desarrollado. Esto elimina todos los problemas de temporizaci贸n mediante el uso de dos biestables RS conectados en serie. uno es para el “MAESTRO “ circuito, que se dispara en el borde de ataque del pulso del reloj. El otro se llama el “ESCLAVO” circuito, que se dispara cuando el pulso del reloj est谩 en el flanco descendente.

Dejar un comentario