Chanclas JK

<p>los Chanclas JK es el flip flop más utilizado. Se considera que es un circuito flip-flop universal. El funcionamiento secuencial del flip-flop JK es el mismo que el del flip-flop RS con el mismo COLOCAR y REINICIAR aporte.

La diferencia es que JK Flip Flop no tiene los estados de entrada inválidos del RS Latch (cuando S y R son ambos 1). El nombre JK Flip Flop se ha mantenido en el nombre del inventor del circuito conocido como Jack Kilby.

Lo básico símbolo del JK Flip Flop se muestra a continuación:

El flip-flop RS de compuerta NAND básico adolece de dos problemas principales.

• En primer lugar, debe evitarse la condición cuando S = 0 y R = 0.
• En segundo lugar, si el estado de S o R cambia de estado mientras la entrada que está habilitada es alta, no se produce la acción de enclavamiento correcta.

Por lo tanto, para superar estos dos problemas del RS Flip-Flop, se diseñó el JK Flip Flop.

El Flip Flop JK es básicamente un flip flop RS con compuerta con la adición del circuito de entrada de reloj. Cuando las entradas S y R son iguales a “1” lógico, se produce la condición no válida.

Por tanto, para evitar esta condición inválida, se introduce un circuito de reloj. El JK Flip Flop tiene cuatro combinaciones de entrada posibles debido a la adición de la entrada sincronizada. Las cuatro entradas son “1 lógico”, ‘0 lógico”. “Sin cambios” y “Alternar”.

los diagrama de circuito del JK Flip Flop se muestra en la siguiente figura:

Las entradas S y R del biestable RS han sido reemplazadas por las dos entradas denominadas entrada J y K respectivamente.

Aquí J = S y K = R. Las compuertas AND de dos entradas del flip-flop RS se reemplazan por las dos compuertas NAND de 3 entradas con la tercera entrada de cada compuerta conectada a las salidas en Q y Ǭ. Este acoplamiento cruzado del RS Flip-Flop se utiliza para producir una acción de palanca. Como las dos entradas están entrelazadas.

Si el circuito está en la condición “SET”, la entrada J es inhibida por el estado 0 de Q a través de la puerta NAND inferior. De manera similar, la entrada K está inhibida por el estado 0 de Q a través de la puerta NAND superior en la condición “RESET”.

Cuando tanto J como K están en la lógica “1”, el JK Flip Flop cambia.

los Mesa de la verdad del JK Flip Flop se muestra a continuación.

J K Q Ǭ Descripción

JK Flip Flop es similar al flip flop RS con la retroalimentación que habilita solo uno de sus terminales de entrada. Elimina la condición inválida que surge en el flip flop RS y coloca el terminal de entrada en condición de configuración o restablecimiento de una en una.

Cuando las entradas J y K están en “1” lógico al mismo tiempo y la entrada del reloj tiene un pulso ALTO, el circuito cambia de su estado SET a RESET o viceversa. Cuando ambos terminales están en ALTO, el flip-flop JK actúa como un flip-flop de palanca tipo T.

JK flip-flop tiene un inconveniente de problema de tiempo conocido como “RAZA”. La condición de RACE surge si la salida Q cambia su estado antes de que el pulso de temporización de la entrada de reloj tenga tiempo de pasar al estado APAGADO.

El período del impulso de temporización (T) debe mantenerse lo más corto posible para evitar el problema de la temporización.

Esta condición no siempre es posible, por lo tanto, un flip-flop muy mejorado llamado Chanclas Master Salve JK fue desarrollado. Esto elimina todos los problemas de temporización mediante el uso de dos biestables RS conectados en serie. uno es para el “MAESTRO “ circuito, que se dispara en el borde de ataque del pulso del reloj. El otro se llama el “ESCLAVO” circuito, que se dispara cuando el pulso del reloj está en el flanco descendente.

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